Selasa, 06 Juni 2023

Laporan Akhir 1 Modul 3




1. Jurnal
[Kembali]




2. Alat dan Bahan [Kembali]

a. Panel DL2203D
b. Panel DL2203S
c. Panael DL2203C
Module D'Lorenzo

Jumper

e.  IC 74LS112 (JK filp flop)





f. Switch (SW-SPDT)

Gambar 7. Switch


g. Power Supply

h. Logicprobe atau LED
Gambar 8. Logic Probe

3. Rangkaian [Kembali]




4. Prinsip Kerja [Kembali]

    Pada percobaan 1 merupakan rangkaian counter asynchronous binary yang mana input flip-flop 1 dari switch mati/ berlogika 0 dan flip flop 2 dari output flip flop 1 begitu sampai flip flop 4. Perubahan switch adalah fall time, dimana output akan berubah saat switch berubah dari 1 ke 0. Terdapat 4 output yaitu H0, H1, H2 dan H3. Pada kondisi awal, setiap output flip flop berlogika 0, saat switch berubah dari 1 ke 0 maka ouput H3 akan berlogika 1 dan H1 sampai H3 berlogika 0 sehingga didapatkan 0001 dengan desimalnya 1, lalu switch hidupkan kembali rise time semua output mati dan matikan kembali atau fall time sehingga didapatkan output H2 Hidup dan didapatkan 0010 dengan desimal 2 begitu seterusnya sampai didapatkan output untuk H0, H1, H2, dan H3 yaitu 1111 dengan desimal 15.

5. Video Percobaan [Kembali]



6. Analisis [Kembali]

1. Analisalah output yang dihasilkan pada percobaan berdasarkan 1 berdasarkan masing-masing flip-flop?
Jawab:
Pada percobaan 1 ini, menggunakan 4 buah JK flip-flop dimana ini merupakan rangkaian Asynchronus Binary yang output masing-masing flip-flop yang digunakan akan berguling akibat hanya flip-flop yang paling ujung saja yang dikendalikan oleh sinyal clock (JK Flip Flop yang pertama) sedangkan untuk clock JK Flip Flop yang kedua sampai keempat berasal dari output Q JK flip flop sebelumnya. Setiap JK flip flop membentuk rangkaian T flip flop berlogika 1 sehingga outputnyaa bersifat toggle. Sedangkan untuk clock fall time. Saat clock fall time maka output JK Flip flop awalnya 0 akan mengalami perubahan kenaikan menjadi 1, dan flip flop kedua tidak mengalami perubahan karena dalam kondisi rise time dimana outputnya berlogika 0 begitupun untuk kedua dan ketiga sehingga didapatkan 0001 dengan bilangan desimal 1. Pada timing diagram terjadi delay time pada setiap perubahan output. H0 akan berubah saat fall time clock pertama, H1 berubah saat kelipatan fall time H0 (clk 2) H2 berubah saat fall time clock keempat, dan H3 berubah saat fall time clock ke 8 sehingga terjadi kenaikan pencacah nilai biner 4 bit dari 0000 sampai 1111 lalu kembali ke 0000 dimana didapatkan desimalnya dari 0 sampai 15 dan kembali ke 0 dan seterusnya.

2. Jelaskan kenapa flip-flop terakhir disebut dengan MSB?
Jawab:
Karena flip-flop terakhir atau H3 memiliki nilai terbesar, dimana saat perubahan dari 0 dan 1 besar. H3 berubah saat fall time clock ke  8 yaitu dari 10000 saat didesimalkan nilainya besar yaitu 8 dan 0000 saat didesimalkan nilainya 0, dibandingkan dengan 0001 dan 0000 itu bedanya cuma 1 dan 0, lebih jauh perubahan yang 1000, karena perubahan yang besar itulah kenapa flip-flop terakhir atau H3 disebut MSB.

7. Download [Kembali]

Download HTML [klik ]
Download video rangkaian [klik]
Download file rangkaian [klik]
Download datasheet 74LS112 [klik

Tidak ada komentar:

Posting Komentar

MODUL 4

Smart Parking Area [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. ...